华为何庭波再发韬定律论文：那枚本应熔化却愈发冷静的“τ芯片”

一枚最容易被热量困住的立体堆叠芯片，为什么反而成为省电的典范？

9月4日，华为半导体业务负责人何庭波再度于中科院科技论文预发布平台ChinaXiv上更新论文《Huawei’s τ Chip Was Supposed to Melt?》，尝试从芯片内部的数据流动与电路设计角度给出解释。

今年5月，华为正式提出“韬定律”，希望为后摩尔时代的半导体产业开拓一条差异化路径。而此次论文的迭代升级，也是华为对外展示“τ芯片”如何借助重构电路结构、缩短信号传输距离、降低传输时延，把“时间维度上的创新”转化为性能、功耗与温度控制方面的实打实突破，同时回击业界关于“堆叠即高发热”的质疑。

何庭波想表达的重点，并非3D堆叠天然就意味着更低能耗，而是认为此前对芯片功耗的审视，或许过分聚焦于“晶体管计算”本身，反而忽视了数据在芯片内部进行位移时所耗费的能量。

“我们能够预见的τ芯片每一种走向，都成于功耗、亦可能败于功耗。时间余量只是手段，能量才是最终标尺。这条定律今后十年的评价准则，不会去看折叠堆叠跑得多快，而是要看它们运行时的燃耗接近于何种水准。那枚本该烧毁的τ芯片，反而运作得更清凉，原因并非折叠带来了冰冷，而是折叠本身重塑了能耗逻辑。归根结底，τ（韬）定律能发挥价值的地方远不止一处。”何庭波在论文中如此讲到。

芯片应当更烫，缘何反而更节能？

何庭波看来，若询问芯片工程师未来最重要的技术方向是什么，3D集成可能获得大量拥趸；可若继续追问什么因素最终可能制约3D集成，那么不少资深工程师的回答会集中在“热”这个词上。

理由并不难懂。将更多晶体管装入同一面积的硅片区域，单位面积的晶体管数量自然上升，产生的功率最终全部转化为热量；何况在垂直堆叠布局内，位于底层的晶体管所释放的热量，还需穿越上层材料才能散逸出去。如果这些热量不能迅速导出，芯片温度则会抬升，进而波及工作频率、功耗表现与长期可靠性。

也正是出于这种普遍认知，在何庭波所描述的传统发展轨迹中，3D堆叠似乎天然藏有一个悖论：芯片尺寸越小、晶体管数目越多、叠加层数越高，散热设计的压力就越沉重。

但何庭波指出，这里面存在一个人们易于忽视的关键点：芯片所消耗的能量，并非全部来自“运算”，相当一部分源于“搬运数据”。

她在文章中以一个形象类比展开：一个人工作日内消耗的热量，并非完全来自坐在办公桌前的数小时，上下班通勤同样要付出大量体能。芯片亦遵循类似规律，晶体管完成逻辑运算需要能量，而数据在晶体管、模块以及不同电路区块间的长距离传递，也必须消耗能量。

文章中提到，以典型智能手机工作负载为例，动态功耗约占总功耗九成；动态功耗除了体现在晶体管翻转过程中，也包含在信号沿金属导线传输的环节。当制程不断迈进，互连电容对能耗的影响愈发显著，某些场景下，真正昂贵的不是晶体管的“思考”行为，反而是数据在芯片内部的“通勤”过程。

LogicFolding正是从这个切入点上展开。

何庭波称，τ定律并非只是将芯片做成多层结构这么简单，而是希望重新定义信号传播形式。传统平面芯片里，若干关键连接往往需要跨越较长的横向距离；LogicFolding把一部分电路重新构架成上下双层，使原本冗长的水平连线转变为更短的垂直互连。

文章披露，在部分典型核心中，这种设计可把连线长度缩短约20%，关键路径上某些连线缩短幅度最高可达70%。在一个处理模块中，时钟布线长度减少了28%，时钟缓冲器数量亦从约4.36万个滑落至1.9万个。由此可见，所谓“折叠”并非仅仅是让更多晶体管挤在一起，而是在重新梳理晶体管之间的连接关系：尽量不要让数据跑太远。

τ真正带来变革的又是什么？

2026年5月，何庭波在IEEE国际固态电路学术会议活动上首次公开介绍τ定律和LogicFolding。华为此前披露，已有数百款芯片依照τ原理设计与量产，并规划在2026年秋季推出第一款采用LogicFolding的麒麟芯片。

然而，真正值得留意的并非“折叠”这一行为本身，而是华为是否能够验证，采用该设计后可以持续收获实实在在的性能、功耗与面积红利。

何庭波在论文中给出的第一组结果源自麒麟2026。她透露，芯片晶体管密度由原先约每平方毫米1.55亿颗提升至2.38亿颗，增幅达55%。在性能保持一致的前提下，NPU功耗下降66%，GPU功耗下降58%，CPU性能核心功耗下降41%。

其中NPU的数据尤为抢眼：在相同29 TOPS性能指标下，时钟频率降低63%，供电电压从0.85V调整到0.55V，最终功耗下降66%，功率密度降幅达到73%。GPU也遵循类似策略，在同一61 FPS条件下，电压下降约200mV，功耗降低58%。

当然，何庭波也没有把LogicFolding包装为“只要折叠，就必然更节能”的万能公式。

以DSP为例即可说明问题。第一代折叠方案中，完成同等工作消耗的功率降低了25%，可因为芯片面积缩减40%，功率密度反而上浮24%。文章称，到了麒麟2027的DSP设计时，该缺陷已获得改善，功耗降低幅度达到47%，功率密度也回落到低于传统平面设计的水准。

这实际上表明，τ定律要处理的并非单纯的“省电”课题，而是赋予芯片设计师更多重排性能、面积与功耗关系的新空间。

且最大的不确定性依然存在于功耗维度。这也是何庭波在这篇文章里专门做出的限定：τ属于时间缩放定律，而非能量缩放定律。

芯片运行速度提升，未必意味着用电量一定下降。反过来讲，假若设计者把因缩短信号路径赢得的时延裕量悉数用于提升频率或性能，那么芯片很可能会消耗更多能量。

因此，LogicFolding真正的价值在于，把节省下来的“时间”转化为其它收益。例如软件一侧可通过增加并行任务来削弱串行占比，硬件一侧则可依靠增加并行电路、减短数据路径来降低延迟与耗电。

NPU是一个典型样板。何庭波表示，上一代规划中，一颗大核心搭配两个效率核心；LogicFolding省出的晶体管空间被用来增设计算核心，最终形成更宽阔的并行阵列，令系统在更低的电压下实现更高吞吐能力。

但放到CPU领域，这样的手段就不那么容易奏效。

CPU中大量任务天然带有更强的串行特征，不能靠简单地复制更多核心予以化解。正因如此，论文给出的数据同样显示，CPU性能核心得到的收益与NPU、GPU相比相对有限。何庭波判断，这部分仍然依赖更精细的电路设计、EDA工具优化及长时间验证，未来留有不少探索余地。

真正需要跨过的下一道坎是什么？

LogicFolding虽能缩短数据传播距离并减少某些模块的功耗，但3D结构的散热难题并不会因此彻底消失。下层硅片产生的热量依旧要经过上层结构才能向外排出。

何庭波的解释是，应当关注的不仅是芯片总发热量，还要判断热量聚集在哪些区域，以及晶体管的实际结温处于什么水准。

如果LogicFolding能在同等性能下降低总功耗，整体热负载自然可能下降；与此同时，借助重新调配模块位置，能够把高发热单元彼此错开，防止多个热点在垂直方向重叠。

文章指出，麒麟2026采用的是相对谨慎的方案，并非把全部电路都简单地垂直堆叠，而是优先折叠关键路径，并完成热感知布局。

这也意味着，“理应烧毁的芯片反而更冷”并不表示3D堆叠突然攻克了散热问题，而是设计者试图从源头上削减能量的无谓消耗，同时调整热量出现的位置。

且这类收益不可能白白获得。

混合键合的连接节距、上下层之间的机械应力、CMP与清洗工艺、晶圆翘曲、对准精度，以及更为复杂的EDA设计与验证流程，都会变成τ路线向前延伸时绕不开的技术关卡。何庭波在文内预计，未来三到五年仍需大量研发投入，才有可能进一步扩大LogicFolding的适用范围。

从这个维度来看，华为眼下要证明的并非“芯片可以被折叠”，而是折起来以后，是否能够锻造出一条可被反复复制的可持续芯片成长路径。

传统制程的逻辑体现在不断“做小”晶体管；τ定律则试图探究另一种可能性：不一定持续缩减器件尺寸，而是令晶体管之间距离更短，让数据传输路径更短，再将省下的时间与面积资源，兑换为更低功耗、更高性能或更多晶体管数量。

“西西弗斯在神话里被惩罚推石上山，眼看石头滚落再重新推动。τ缩放定律下的工程仿佛也在经历同样节律：折叠芯片、赢取时间余量、将其投入功耗回报——而新一代产品来临，巨石又滚落山底。折叠布线并非意图摆脱这种轮回，而是又一次推动巨石的尝试。我们的故事与神话真正分道扬镳之处在于，这座山包含方向感——每一轮循环都会留下一块计算更强、能耗更低的芯片，这些脚步累积起来，便组成了产业所定义的进步。”何庭波如此总结。

这或许才是现阶段τ定律最令人瞩目之处。

它仍然不是一条已被整个产业广泛验证的新“摩尔定律”，而更像是华为在传统缩放空间越来越小后，为芯片行业寻找的一条新的增长曲线。真正的考验不只是第一款τ芯片能否被点亮，而是该方法能否延续到一代又一代芯片之中，直至在功耗、性能、良率与成本之间找到一种长期可达的稳定平衡。

至于那枚“本该烧毁”的τ芯片，华为终究给出了一份颇具想象力的答卷：芯片越发复杂和立体，并不意味着注定要消耗更多能量，它反而可能变得更加省电。

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